Relatrio de Sistemas de Aquisio de Dados

2006/2007

Engenharia Fsica Tecnolgica

CIRCUITO DE AMOSTRAGEM E RETENO

Laboratrio I

Trabalho realizado por:

Alexandra Gouveia, n53760
Joo Mendes Lopes, n53788
Andr Cunha, n53757
Grupo 3; 4feira 15:00-19:00h

Lisboa, 18 de Abril de 2007

Introduo
Um conversor analgico digital constitudo por um circuito de amostragem, que faz a
amostragem do sinal, um circuito quantificador, que faz a aproximao do valor de tenso
amostrado a um dos 2n nveis possveis por arredondamento e truncagem, um elemento
que executa a codificao do valor amostrado e um interface final.
A amostragem faz-se utilizando circuitos de amostragem e reteno ou sample and hold,
utilizados para reter o valor analgico de um sinal enquanto o circuito quantificador
executa as operaes de aproximao ao valor retido, j que a mudana da voltagem de
input do quantificador durante o processo de converso analgica/digital, conduziria a erros
na determinao de um valor aproximado do sinal amostrado.
Um circuito deste gnero constitudo essencialmente por um seguidor que recebe o sinal
analgico, um condensador que armazena a voltagem do sinal, um switch electrnico entre
ambos os dispositivos, usado para ligar e desligar alternadamente o condensador do input
analgico e um seguidor final cuja sada ligada ao quantificador ou conversor A/D. Os
seguidores no interferem com o funcionamento do circuito, servindo apenas para o isolar
dos restantes troos do ADC graas sua elevada impedncia de entrada e reduzida
impedncia de sada. A taxa a que o switch operado a taxa de amostragem do sistema.
Assim, quando o switch est ligado, o circuito encontra-se no estado sample ou seja, a sada
do circuito igual entrada; quando o switch est desligado, o circuito encontra-se no
estado hold ou seja, a sada do circuito igual a uma constante, correspondente ao valor
amostrado no instante de tempo em que o estado hold foi accionado. O switch controlado
por um sinal de relgio escolhido em funo da taxa de amostragem desejada.

Figura 1 Esquema de um circuito sample and hold

Introduo

Figura 2 Esquema de funcionamento de um circuito sample and hold

Como qualquer circuito, um dispositivo de amostragem e reteno tem um desempenho

e caractersticas temporais no ideais, o que faz com que o sinal de sada no
corresponda exactamente ao exemplificado na figura 2. So de salientar o overshoot,
slew rate e tempo de abertura, causados pelos elementos amplificadores do T/H. Os dois
primeiros so esquematizados na figura 3; o tempo de abertura o tempo necessrio para
desligar o condensador do sinal que memoriza e depende de vrios factores entre eles o
rudo e o sinal de entrada, o que tem como consequncia uma incerteza neste tempo e
origina erros de amostragem. Todos estes factores limitam a resoluo de converso. Outra
caracterstica no ideal do circuito o decaimento do sinal no estado hold, causado por
correntes de perdas dos componentes ligados ao condensador que fazem com que este
descarregue. A taxa desta descarga a taxa de decaimento do circuito e provoca erros
para perodos longos de durao do estado hold, podendo ser calculada atravs do
declive da recta de decaimento.

Figura 3 No idealidades do sinal amostrado por um circuito sample and hold

O objectivo deste trabalho a implementao de um circuito de amostragem e reteno

comandado por um sinal peridico e a verificao do seu funcionamento, com particular
incidncia na anlise da recta de decaimento do sinal amostrado e no rudo existente no
estado hold. O sinal peridico programado em VHDL. O trabalho foi executado em trs
sesses de laboratrio.

Projecto e implementao do sinal peridico

1 sesso de laboratrio
Material utilizado:
Ambiente de programao XILINX ISE MPLAB e compilador VHDL.
A primeira sesso de laboratrio consistiu fundamentalmente na exposio dos objectivos
do trabalho e na familiarizao com o programa utilizado para a programao em VHDL,
com fim posterior programao de um sinal de relgio. Para tal, foi seguido um tutorial
de iniciao programao em VHDL, Programmable Logic Design - Quick Start
Handbook, segundo o qual foi criado um projecto VHDL em ambiente de programao
XILINX ISE MPLAB para o projecto de um contador. Foram definidas as entradas clock
e reset como sinais do tipo in para a simulao do circuito em questo e o sinal count, um
vector de de 4 bits do tipo inout, com MSB 3 e LSB 0. Assim, foi gerado automaticamente o
projecto Contador com os portos referidos acima. Posteriormente foi adicionado ao cdigo
do projecto um cdigo pr-feito e disponvel no programa, cujos passos de acesso so
explcitos no tutorial referido e cuja funo implementar um contador sncrono com o
relgio. Posteriormente foi adicionado ao cdigo um comando de reset do contador. O
cdigo, incluindo a importao das bibliotecas e a definio dos portos do contador, feitas
na altura da criao do projecto, era o seguinte:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity contador is
Port ( clock : in STD_LOGIC;
reset : in STD_LOGIC;
count : inout STD_LOGIC_VECTOR (3 downto 0));
end contador;
architecture Behavioral of contador is
begin
process (clock, reset)
begin
if reset='1' then
count <= "0000";
elsif clock='1' and clock'event then
count <= count + 1;
end if;
end process;
end Behavioral;

Projecto e implementao do sinal peridico

A funo deste cdigo incrementar o sinal count quando o relgio igual a 1 e existe um
evento no relgio, neste caso uma transio de flanco positivo. O reset assncrono e
avaliado antes do relgio.
Depois de implementado o contador, procedeu-se ao seu teste, atravs da configurao do
testbench ou ficheiro de teste, primeiro estruturando o clock num sinal quadrado de perodo
540ns e depois estruturando o sinal de reset para estar a 1 no primeiro flanco ascendente de
relgio e a 0 no segundo, de forma a activar o reset e inicializar o contador a 0000.
Posteriormente correu-se o teste em questo, verificando-se o bom funcionamento do
circuito. Por se tratar de uma fase muito incipiente deste projecto, este teste no aqui
apresentado.
2 sesso de laboratrio
Material utilizado:
Ambiente de programao XILINX ISE MPLAB e compilador VHDL;
Kit SPARTAN 3.
Uma vez compreendido o funcionamento bsico do ambiente de desenvolvimento de
cdigo VHDL e implementado um contador bsico, pretendia-se alterar o cdigo do
contador implementado na aula anterior, de forma a conseguir obter um sinal de 1 bit,
quadrado e de frequncia de cerca de 1000Hz, aproveitando o relgio de 50MHz da placa
SPARTAN 3. O objectivo deste procedimento era criar um sinal mais lento, que pudesse
servir de controlo do switch no circuito de amostragem e reteno a ser implementado
neste projecto.
Primeiro, mudou-se a dimenso do vector count para 25 bits de forma a que este pudesse
contar at 50E6. Posteriormente decidiu-se mudar o circuito de forma ter uma linha de
sada com frequncia de cerca de 1000Hz que se pretendia que fosse o sinal a controlar o
switch. Para tal foi declarado um novo porto do tipo out com o nome saida. Esta varivel foi
inicializada a 1 no bloco de cdigo correspondente prpria inicializao do contador, ou
seja quando o reset est a 1, j que se pretende que o sinal de sada esteja ligado quando o
circuito comea a funcionar. Posteriormente, foi adicionado cdigo seco que se segue
ou seja, quando o reset est a 0, a seguir definio do contador. Neste cdigo adicionado,
apenas se pede que o sinal de sada venha a 0 quando o contador chegar a 25000 e volte a 1
quando o contador chegar a 50000 e nesse instante reinicialize o contador. Como o sinal de
clock de 50MHz, ou seja, tem um perodo de 20ns, e como o contador sncrono com o
relgio, quando o contador tiver contado at 25000 tero passado 0.5 s e a sada fica a 0 e
quando o contador tiver contado at 50000 tero passado 1 s e a sada fica a 1. Como o
contador reinicializa, o processo repetido o que conduz gerao de uma onda quadrada
de frequncia 1kHz que era o que se pretendia.

Projecto e implementao do sinal peridico

O cdigo descrito o seguinte:
--declarao das bibliotecas utilizadas;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--Declarao dos portos do programa;
entity contador is
Port ( clock : in STD_LOGIC;
reset : in STD_LOGIC;
saida : out STD_LOGIC;
count : inout STD_LOGIC_VECTOR (24 downto 0));
end contador;
--definio do comportamento do programa
architecture Behavioral of contador is
begin
process (clock, reset)
begin
--se o reset estiver a 1, o contador deve ser
inicializado a 0 e a saida a 1
if reset='1' then
count <= (others =>'0');
saida <='1';
--se o reset estiver a 0
elsif clock='1' and clock'event then
--definio do contador
count <= count + 1;
--se o contador chegar a 25000 a sada vem a 0
if count= 25000 then
saida <='0';
end if;
--se o contador chegar a 50000 a sada vem a 1
e o contador reinicializado a 0
if count= 50000 then
saida <='1';
count <= (others =>'0');
end if;
end if;
end process;
end Behavioral;

Projecto e implementao do sinal peridico

Para poder testar o bom funcionamento do circuito, foi criado um ficheiro de teste VHDL
testbench. Para configurar o ficheiro de teste criou-se o referido relgio de perodo 20ns e
configurou-se o reset para estar a 1 aos 50ns e voltar a 0 ao 70ns de forma a poder
desencadear o funcionamento do cdigo projectado anteriormente. O teste em questo foi
corrido e verificou-se o bom funcionamento do circuito simulado. No entanto, como o
resultado da simulao apresentado em ns, embora se possa definir a extenso temporal
da mesma, era impossvel apresentar neste relatrio uma imagem da referida simulao,
cuja extenso era enorme. Assim, e para efeito exclusivo da apresentao de um teste ao
cdigo no relatrio, alterou-se o cdigo para que a varivel sada ficasse a 0 aos 10ns e a 1
aos 20 ns. O cdigo do ficheiro de teste apresentado em seguida, bem como o resultado
da simulao nestas condies.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;
ENTITY Testesaida3_vhd IS
END Testesaida3_vhd;
ARCHITECTURE behavior OF Testesaida3_vhd IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT contador
PORT(
clock : IN std_logic;
reset : IN std_logic;
saida : INOUT std_logic;
count : INOUT std_logic_vector(24 downto 0)
);
END COMPONENT;
--Inputs
SIGNAL clock :
SIGNAL reset :

std_logic := '0';
std_logic := '0';

--BiDirs
SIGNAL saida :
SIGNAL count :

std_logic;
std_logic_vector(24 downto 0);

Projecto e implementao do sinal peridico

BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: contador PORT MAP(
clock => clock,
reset => reset,
saida => saida,
count => count
);
clock <= not clock after 10 ns;
tb : PROCESS
BEGIN
-- Wait 50 ns for global reset to finish
wait for 50 ns;
reset <='0';
wait for 50 ns;
-- Place stimulus here
reset <='1';
wait for 20 ns;
reset <='0';
wait; -- will wait forever
END PROCESS;
END;

Figura 4 Simulao de 1000ns do circuito implementado (foi omitida a varivel count)

Figura 5 Simulao de 1000ns do funcionamento da varivel count

Projecto e implementao do sinal peridico

Pode-se verificar o bom funcionamento de todas as variveis em questo. Chama-se a
ateno para o facto do primeiro perodo da varivel sada ser mais longo em 20ns que os
seguintes, devido ao facto de ser ligado quando o reset est a 1 e no a 0, o que no constitui
um problema. Omitiram-se os bits superiores a 4 do contador, uma vez que estes esto
sempre a zero, j que neste caso, como se diminuiu o perodo do sinal sada para poder
apresentar um teste no relatrio, o contador no chega a incrementar o suficiente para que
estes bits fiquem a 1.
Foi ainda implementado um cdigo ligeiramente diferente do descrito acima, que foi
testado nas mesmas condies e funciona igualmente bem, embora no tenha sido utilizado
nas fases posteriores deste projecto. Este cdigo apenas difere do anterior no facto de ter
um contador adicional mais lento, cujos incrementos so feitos em cada s. O cdigo
descrito o seguinte:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity contador is
Port ( clock :
reset :
saida :
useg_en
count :
end contador;

in STD_LOGIC;
in STD_LOGIC;
inout STD_LOGIC;
: inout STD_LOGIC;
inout STD_LOGIC_VECTOR (24 downto 0));

architecture Behavioral of contador is

signal cntmhz :

STD_LOGIC_VECTOR (6 downto 0);

begin
process (clock, reset)
begin
--se o reset estiver a 1, tanto o contador de mhz
como o contador de microsegundos so inicializados
if reset='1' then
cntmhz <= (others =>'0');
useg_en <='0';
--se o reset estiver a 0, o clock passa a dominar o
comportamento do circuito
elsif clock='1' and clock'event then
--em cada iterao do clock, o contador de mhz
incrementa
cntmhz <= cntmhz + 1;
--quando o nosso contador de mhz chega a 50,
passa 1 microsegundo
if cntmhz= 50 then
cntmhz <= (others =>'0');
useg_en <='1';
--usamos agora, por questes de
naturalidade, um contador de microsegundos
count <= count + 1;

Projecto e implementao do sinal peridico

--quando contamos 500 microsegundos, o nosso sinal sai a 1

if count= 500 then
saida <= '1';
end if;
--quando contamos 1000 microsegundos, o nosso o
sinal vai a 0 e obtemos desta forma um sinal quadrangular de perodo
igual a 1000 microsegundos o que equivale a 1kHz
if count= 1000 then
saida <= '0';
count <= (others =>'0');
end if;
else
useg_en <='0';
end if;
end if;
end process;
end Behavioral;

Uma vez verificado o bom funcionamento do cdigo implementado, pretendiam-se ligar as

variveis count(23) e count(24) do contador simulado placa SPARTAN 3, bem como a
varivel clock e reset, de forma a poder ver os LEDs da placa a piscar frequncia das duas
sadas de maior perodo do contador, como uma iniciao utilizao da placa. Assim, a
placa foi ligada ao computador e alimentada e foi adicionada uma nova fonte ao projecto
contador do tipo Implementation Constraints File onde se pudessem definir os pontos da placa
(LEDs, boto de reset e funo de relgio) a ligar s variveis definidas no cdigo. O que a
placa SPARTAN 3 faz receber o cdigo numa memria flash incorporada na placa e
implementar este mesmo cdigo, traduzindo-o em sinais reais, que podem depois ser
utilizados num circuito real. Assim, o ficheiro adicionado ao projecto foi editado por
consulta do manual da placa da seguinte maneira:
NET
NET
NET
NET

"clock" LOC
"reset" LOC
"count<24>"
"count<23>"

= "T9";
= "L14";
LOC ="P11";
LOC ="P12";

Posteriormente, atravs do comando Implement Design e Generate Programming File, o cdigo

foi traduzido e implementado na placa atravs da programao da memria flash referida.
Carregando no boto de reset da placa foi possvel ver os LEDs da placa a piscar
frequncia esperada.

Implementao e teste do circuito de amostragem e reteno

3 sesso de laboratrio
Material utilizado:
Ambiente de programao XILINX ISE MPLAB e compilador VHDL;
Kit SPARTAN 3;
Multmetro;
Osciloscpio;
Ligaes unifilares;
Breadboard;
Fonte de alimentao DC e gerador de sinais;
OpAmp com entrada do tipo FET LF353;
Switch 74HCT4066;
1 resistncia de 47k ;
1 condensador de 1 F.
Uma vez implementado o circuito de relgio procedeu-se montagem do circuito de
amostragem e reteno na breadboard de acordo com o esquema que constava no
enunciado:

Figura 6 Esquema de montagem do circuito de amostragem e reteno

Como no foi encontrada no laboratrio uma resistncia de 100k substituiu-se a mesma

por uma de 47k , cujo valor foi confirmado com um multmetro, sem prejuzo do
funcionamento do circuito. Uma vez que o esquema de montagem do circuito j indicava a
numerao dos pinos dos integrados entre os quais se deviam estabelecer as ligaes,
apenas se consultaram as datasheets dos mesmos para verificar o nvel de voltagem da sua
alimentao.

Implementao e teste do circuito de amostragem e reteno

Depois de ter o circuito montado e verificado, procedeu-se ligao da entrada 5 do
integrado OpAmp LF353 ao gerador de sinais da base de experimentao, que funciona
como o sinal que se pretende amostrar, escolhendo o modo sinusoidal. Editou-se de
seguida, novamente, o Implementation Constraints File, acrescentando a linha
NET "saida" LOC ="C5";

que permitiu ligar o sinal de relgio projectado na sesso de laboratrio anterior entrada
13 do integrado Switch 74HCT4066 que corresponde a uma das entradas de controlo deste
integrado. A massa do circuito foi ligada massa da placa. Antes de verificar o
funcionamento do circuito, ligou-se o Canal 1 do osciloscpio sada do gerador de sinais.
Verificou-se que o sinal sinusoidal a amostrar tinha uma frequncia de cerca de 335Hz e
uma amplitude de 1.6V pico a pico.
Posteriormente, traduziu-se e implementou-se novamente o cdigo na placa. Finalmente,
ligou-se o Canal 1 do osciloscpio sada C5 da placa, correspondente ao sinal de relgio
de controlo do circuito, cuja frequncia corresponde frequncia de amostragem (1kHz) e
o Canal 2 do osciloscpio sada do circuito de amostragem e reteno, correspondente ao
pino 1 do integrado OpAmp LF353.
Foram feitas duas aquisies do sinal de controlo do circuito e da sada do mesmo com
uma escala temporal de 500 s e de 250 s respectivamente.

Figura 7 Aquisio do sinal de controlo e do sinal de sada do circuito S&H (sinal de controlo
simtrico) a 500 s

Implementao e teste do circuito de amostragem e reteno

Figura 8 Aquisio do sinal de controlo e do sinal de sada do circuito S&H (sinal de controlo
simtrico) a 250 s

O objectivo deste procedimento foi a visualizao do comportamento do sinal de sada do

circuito de uma forma global e do comportamento particular da recta de decaimento para
posterior anlise do declive da mesma, que, como foi dito na introduo deste trabalho
um parmetro de funcionamento do circuito implementado e a sua determinao um dos
objectivos deste trabalho. Foram feitas ainda duas aquisies. Primeiro mudou-se o cdigo
do controlador do switch para que tivesse um comportamento assimtrico, ou seja, o
relgio est a 1 durante 0.001s e a 0 1/5 deste tempo ou seja 0.0002s. O cdigo foi
novamente implementado na placa e feita uma aquisio nestas condies:

Figura 9 Aquisio do sinal de controlo e do sinal de sada do circuito S&H (sinal de controlo
assimtrico, a 1 durante 0.001s e a 0 durante 1/5 deste tempo)

Implementao e teste do circuito de amostragem e reteno

De seguida mudou-se novamente o cdigo do controlador do switch para que tivesse um
comportamento assimtrico, mas deste vez contrrio ao comportamento anterior ou seja, o
relgio est a 0 durante 0.001s e a 1 1/5 deste tempo ou seja 0.0002s. O cdigo foi
novamente implementado na placa e feita uma aquisio nestas condies:

Figura 10 Aquisio do sinal de controlo e do sinal de sada do circuito S&H (sinal de controlo
assimtrico, a 0 durante 0.001s e a 1 durante 1/5 deste tempo)

Uma vez feitas as aquisies necessrias confirmao do bom funcionamento do circuito

deu-se esta sesso de laboratrio por terminada. Segue-se a anlise dos sinais obtidos,
nomeadamente da recta de decaimento do estado hold em cada uma das aquisies e do
rudo presente no mesmo estado.

Anlise dos resultados

Da observao dos resultados, o primeiro aspecto a salientar o comportamento diferente
do sinal de sada para valores de tenso positiva e negativa. Fazendo uma anlise qualitativa,
observa-se que, enquanto para valores positivos, o sinal permanece num valor constante
quando o clock est a 0 (ou seja, no estado hold), para valores negativos, o sinal mantm um
comportamento aproximado do comportamento sinusoidal da tenso de entrada (embora
no exactamente igual).
Tal facto deve-se lgica TTL inerente ao switch do circuito. Circuitos com uma lgica
deste gnero apenas esto preparados para tenses de entrada entre 0 e 5V. Como tal, para
valores negativos da tenso de entrada, o switch no bloqueia totalmente a passagem de
corrente ou seja, no consegue manter o estado hold. Este apenas funciona devidamente
para valores entre 0 e 5V, que o caso dos valores positivos do sinal de entrada do circuito.
Assim, a aquisio representada na Figura 8 no vlida para a anlise do bom
funcionamento do circuito, visto que praticamente s capturou valores de tenso negativos,
tendo o comportamento errtico observado.
Para contornar o problema, sugerem-se dois procedimentos (que, obviamente, dependem
dos objectivos pretendidos pelo utilizador e no sero prticos para a maior parte das
situaes, aplicando-se apenas a situaes muito especficas): a utilizao de um dodo
rectificador de sinal ou uma diminuio da frequncia do clock de forma a que o estado hold
apenas encontre valores de tenso positiva no sinal de entrada.
Observando o comportamento dos valores positivos do sinal de sada em todas as
aquisies, conclumos que o sinal, em primeira anlise, se comporta como esperado,
efectuando o hold com o clock a 0 e seguindo o valor de tenso de entrada para valores de
clock a 1. Observa-se que aps os estados hold, o sinal possui um declive de mdulo muito
elevado de forma a poder retomar rapidamente os valores de tenso de entrada, se o seu
valor no final deste perodo se encontrar muito afastado do valor da tenso de entrada.
De forma a analisar se existe decaimento do sinal e rudo durante o estado hold, foram
efectuadas regresses lineares relativas s rectas proporcionadas por estes estados.

Figura 11 Regresso linear referente ao 1 estado hold da figura 7

Anlise dos resultados

Obteve-se a seguinte regresso: V(t) = B*t + A , com B = -9.7 4.2 (V/s) e A = 0.73
0.09 (V). Como seria de esperar, o declive da recta negativo, o que mostra que existe
decaimento do sinal durante o estado hold, devido no idealidade do circuito. Contudo,
tendo em conta que o erro do declive de 43% e para os valores que o sinal atinge,
considerar que o valor se mantm constante para o intervalo de tempo considerado uma
aproximao vlida. Se o intervalo de tempo fosse maior, era necessrio ter mais ateno ao
decaimento do sinal.
Do erro de A retira-se o rudo inerente ao sinal ou seja o afastamento mdio dos pontos
recta, que neste caso de 12%. Este valor no muito elevado, j que o rudo no impede
a visualizao clara do comportamento do sinal em estudo.
De forma a se poder efectuar um melhor estudo do decaimento do estado hold, apresentase aqui a regresso linear efectuada para um tempo de hold prolongado (Figura 9).

Figura 12 regresso linear referente ao 1 estado hold da figura 9

Os valores obtidos a partir da regresso foram V(t) = B*t + A, com B = -4.2 1.9 (V/s) e
A = 0.6 0.005 (V). Mais uma vez, o declive obtido negativo, mas com um erro muito
elevado, de 45%. As concluses a tirar so as mesmas de anteriormente, j que se verifica o
decaimento, mas devido ao elevado erro, considerar o valor de tenso constante durante o
estado hold permanece uma aproximao vlida, mesmo com o aumento de tempo para este
estado.
Foi feita a anlise de todas as rectas do estado hold obtidas nas diversas aquisies.
Contudo, como os resultados e as concluses obtidas so em tudo semelhantes s j
relatadas at agora, optou-se por no apresentar esses resultados, para evitar fornecer
informao repetitiva e desnecessria, de forma a no extender em demasia o relatrio.
Todas as regresses efectuadas devolveram declives negativos com taxas de erro a
rondarem os 50%, pelo que a aproximao a valor constante considerada vlida para
todas elas, validando o bom funcionamento do circuito. Verificou-se tambm em todas as
aquisies a reduzida presena de rudo, de percentagem varivel em relao ao sinal mas
nunca excedendo os 12% e cuja existncia nunca impediu a compreenso clara da natureza
do sinal.

Concluses
Com este trabalho foi possvel compreender o funcionamento do circuito sample and hold,
bem como as no idealidades a ele inerentes. Tambm foi possvel a familiarizao com a
linguagem VHDL que ser til em futuros trabalhos, bem como com o funcionamento da
placa SPARTAN 3. A anlise dos dados recolhidos conduziu aos resultados esperados,
nomeadamente ao facto de se verificar que o circuito implementado possui imperfeies,
mais especificamente correntes de fuga dos componentes ligados ao condensador, o que
conduz ao aparecimento de uma recta de decaimento no estado hold, mas cujo impacto no
funcionamento do circuito de pouca importncia. O mesmo se pode concluir, no que
toca presena de rudo no mesmo estado. De uma forma geral, pode-se concluir que
foram cumpridos os objectivos deste trabalho e apreendidas os novos conhecimentos a ele
associados.
Bibliografia
http://paginas.fe.up.pt/~jms/E3/conversoresAD.pdf;
http://en.wikipedia.org/wiki/Sample_and_hold;
Programmable Logic Design - Quick Start Handbook;
Manual do kit SPARTAN 3;
datasheet do integrado 74HCT4066;
datasheet do integrado LF353.