Lab 2

Buses
Operaes lgicas
Simulao

A. Mariano - 2014

Buses
Em linguagem VHDL, possvel
criar sinais que contenham
mais de um elemento
(equivalente a arranjos em
outras linguagens de
programao).
O mais comum desses sinais
complexos o
STD_LOGIC_VECTOR, que
conceitualmente representa
um conjunto de fios.

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Buses
Em linguagem VHDL, possvel
criar sinais que contenham
mais de um elemento
(equivalente a arranjos em
outras linguagens de
programao).
O mais comum desses sinais
complexos o
STD_LOGIC_VECTOR, que
conceitualmente representa
um conjunto de fios.

LEDs(0) <= switches(0);

LEDs(1) <= switches(1);

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Buses - Mapeamento das Portas I/O

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Desafio 1
Mais chaves e LEDs...
- Modifique o seu projeto visando a utilizao dos buses:
a) Amplie a extenso de seu bus para 8 bits (7 downto 0)
b) Efetue o mapeamento dos SW (2 7) e LD (2 7) no arquivo .ucf
c) Verifique se a sintaxe est correta

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Operadores Booleanos
OPERAO

RESULTADO

NOT x

Resulta em 0 se x 1, seno 0

x AND y

Resulta em 1 se x E y so 1, seno 0

x OR y

Resulta em 1 se x E/OU y so 1, seno 0

x XOR y

Resulta em 1 se apenas 1 de x ou y for 1, seno 0

OPERAO

EXPRESSO EQUIVALENTE

x NAND y

NOT(x AND y)

x NOR y

NOT(x OR y)

x NXOR y

NOT(x XOR y)

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Desafio 2
Operaes com as chaves....
- Utilizando as chave como entrada e os LEDs como sada:
a) LEDs de (0 3) apresentam o resultado da operao lgica AND entre as
chaves (0 3) e (4 7)
b) LEDs de (4 7) apresentam o resultado da operao lgica OR entre as
chaves (0 3) e (4 7)
c) Verifique se a sintaxe est correta

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Simulao
A simulao de um mdulo VHDL necessita de
outro mdulo VHDL responsvel por fornecer
os sinais de entrada (IN) e receber os sinais de
sada (OUT) do seu projeto:

"test bench"
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Criao do test bench

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Criao do test bench

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Criao do test bench

Para este exemplo especfico, comentar (--) todas as linhas referentes ao clk
-- Clock process
-- Stimulus process

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Inicializando uma simulao

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Visualizao dos resultados

Projeto
que est
sendo
simulado

Sinais
sendo
analisados

Visualizao
grfica dos
sinais

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