Cerradura Electrónica Digital

1.
Introduccin
Para resolver el problema propuesto, es imprescindible utilizar una divisin del mismo
en pequeos bloques, como se plantea de hecho en el enunciado. En clase se explicaron, por
motivos pedaggicos y de organizacin docente, primero todos los circuitos combinacionales y
posteriormente todos los secuenciales. Sin embargo aqu se plantear la solucin por bloques
temticos, resolviendo todos los bloques de cada uno de los dos grandes subcircuitos de los que
consta el problema, el CCT y la URC. Dentro de cada una de las dos partes s que se estudiarn
primero los circuitos combinacionales y tras stos los secuenciales, dado que parece que ste es
un orden ms lgico. Es conveniente recalcar que aqu se propone una posible solucin al pro-
blema, que no tiene por qu ser nica, ni siquiera ser la mejor. Se anima por tanto a que traten
de buscar soluciones distintas o incluso mejores.
2. Circuito de Codificacin y Transmisin (CCT)
Recordemos que el CCT est compuesto por cuatro bloques, dos de ellos combinaciona-
les (CLT y CEP) y otros dos secuenciales (RTx y CTx):
Circuito de
Lectura del
Teclado
(CLT)
Circuito de
Encriptacin y
generacin de
Paridad
(CEP)
Control de la
Transmisin
(CTx)
Registro
de
Transmisin
(RTx)
F1
F2
F3
F4
C3
C2
C1
D3
D2
D1
D0
E0
E1
E2
E3
PE
DS
CLK
Desp
TxOK
PT
Bloqueo
1 2 3
4 5 6
7 8 9
0
CCT
Carga

Diseno de una Cerradura Llectrnica de Seguridad para Acceso Restringido. - pag.2 -

2.1. Circuito de Lectura del Teclado (CLT):
Recoge las 7 seales provenientes del teclado y genera el cdigo binario correspondiente
a la tecla pulsada (en el ejemplo anterior, D3-D2-D1-D0=1-0-0-1). Adems generar la seal PT
que indica que se ha pulsado una tecla.
Dado que posee 7 entradas, parece poco apropiado acomenter la solucin por la tcnica
de reduccin de Karnaugh, dado que esto provocara la aparicin de tablas de 2
7
=128 filas.
Por otra parte, de hecho el bloque produce un cambio de cdigo, por lo que se podr
descomponer siempre en un circuito decodificador ms un circuito codificador. En nuestro ca-
so, adems, el circuito decodificador resulta extremadamente simple, compuesto nicamente
por 10 puertas lgicas AND. Tras esto, el codificador puede ser uno estndar de 16:4, o bien se
puede realizar con una etapa de puertas OR, como se muestra en la figura:

La seal PT se obtiene, como se puede comprobar, simplemente uniendo las cuatro salidas D
i

con la salida de U10, que indica que se ha pulsado el 0. Otra posibilidad sera sumar slo las
seales C
i
, con lo que podramos asegurar tambin que se ha pulsado una tecla, pero esta solu-
cin es ms general aunque menos compacta; la que ustedes prefieran...

2.2. Circuito de Encriptacin y generacin de paridad (CEP):
A partir de la salida del CLT, encripta el dato usando para ello la siguiente frmula:
Dato encriptado=MOD10(7 x Dato)
Donde la operacin MOD10 extrae el mdulo en base 10, o lo que es lo mismo el resto de
dividir el nmero entre parntesis por 10. Una vez encriptado el dato, se calcula su paridad, ge-
nerando una seal PE que valdr 1 si el nmero de bits a 1 del dato encriptado es par y 0 si
es impar.
Para realizar este bloque, comenzamos por calcular el dato encriptado, usando la fr-
mula propuesta. Aplicndola podemos escribir la siguiente tabla de verdad:
Dato D.E. D3-D2-D1-D0 E3-E2-E1-E0
0 0 0-0-0-0 0-0-0-0
1 7 0-0-0-1 0-1-1-1
2 4 0-0-1-0 0-1-0-0
3 1 0-0-1-1 0-0-0-1
4 8 0-1-0-0 1-0-0-0
5 5 0-1-0-1 0-1-0-1
6 2 0-1-1-0 0-0-1-0
7 9 0-1-1-1 1-0-0-1
8 6 1-0-0-0 0-1-1-0
9 3

1-0-0-1 0-0-1-1
A partir de esta tabla, slo resta aplicar Karnaugh para calcular las expresiones lgicas
de E3, E2, E1 y E0, teniendo en cuenta que las combinaciones de entrada 1010, 1011, 1100, 1101,
1110 y 1111 no se van a producir nunca.
Las tablas de Karnaugh para cada una de las cuatro salidas son:

E3 = D2 (D1 D0+D1 D0)

E2=D3 D1 D0+D3 D0+D2 D1D0

D1-D0
D3-D2
0-0 0-1 1-1 1-0
0-0 0 0 0 0
0-1 1 0 1 0
1-1 -- -- -- --
1-0 0 0 -- --
D1-D0
D3-D2
0-0 0-1 1-1 1-0
0-0 0 1 0 1
0-1 0 1 0 0
1-1 -- -- -- --
1-0 1 0 -- --

E1=D3+D2 D1 D0+D2 D1*D0

La salida E0 se puede comprobar, pos simple inspeccin que es igual que D0, para los
10 casos analizados, por lo que lo ms sencillo ser hacerla igual a D0.
Finalmente, el esquema de montaje del circuito de encriptacin sera:
Por otro lado, para la generacin del bit de paridad, comprobamos que el tipo de pari-
dad pedida es impar, de manera que el bit de paridad har que el conjunto de los n+1 bits (en
este caso 4+1) tengan siempre paridad impar, esto es un nmero impar de cifras iguales a 1.
Para calcular la funcin de paridad, se comprueban las dos siguientes propiedades:
1.- La funcin que calcula el bit de paridad impar de un conjunto de 2 bits es una puerta XNOR.
En efecto, una puerta XNOR valdr 1 cuando las dos entradas sean iguales, esto es cuando el
nmero de unos sea 0 2. Por tanto, Con una puerta XNOR calculo el bit de paridad impar de
dos bits.
2.- El clculo del bit de paridad se puede realizar de manera recursiva. Es fcil comprobar que,
si un conjunto de N bits tiene, como bit de paridad impar PN y otro conjunto, en general de M
bits tiene como bit de paridad PM, entonces el bit de paridad del conjunto de M+N bits ser la
paridad de los dgitos PN y PM. En efecto, en el caso de que ambos conjuntos tuviesen un nme-
ro par de unos (PN=PM=1) o un nmero impar de unos (PN=PM=0), el conjunto resultante
D1-D0
D3-D2
0-0 0-1 1-1 1-0
0-0 0 1 0 0
0-1 0 0 0 1
1-1 -- -- -- --
1-0 1 1 -- --
tendra un nmero par de unos con lo que el bit de paridad impar debera valer 1. Sin embargo,
si uno tuviese paridad par y otro impar, la paridad resultante sera impar de donde el bit de
paridad impar debera valer 0.
Aplicando estas dos sencillas reglas, se puede obtener que la funcin que calcula la pa-
ridad impar de 4 bits se puede realizar con tan solo 3 puertas XNOR, como se muestra en la
figura:
En cualquier caso, si no se entiende el mtodo utilizado, se puede hacer tambin apli-
cando el mtodo de reduccin de Karnaugh, en funcin de los valores que toman las cuatro
entradas. De esta manera saldr una solucin equivalente aunque probablemente con ms puer-
tas lgicas.
2.3. Circuito de Control de la Transmisin (CTx):
Gobernar la transmisin sncrona, iniciando la misma cuando detecte un 1 en PT, y
reinicindola siempre que no obtenga del receptor un 1 por la lnea TxOK. Para ello, generar
las seales Carga y Desp, que harn que el registro de transmisin se cargue con el dato encrip-
tado ms el bit de paridad y se desplace, respectivamente. Una vez finalizado el proceso (cuando
se reciba TxOK=1), no se iniciar una nueva transmisin hasta que no se pulse otra tecla, lo que
significar que PT tiene que pasar a 0 y luego nuevamente a 1.
En caso de que la seal Bloqueo se activase a nivel alto, se bloquear el proceso de
transmisin de datos, quedando inutilizado el sistema hasta que no vuelva a ser 0.

El circuito de control de transmisin es, por definicin, una mquina de transicin de
estados que deber gobernar al RTx. Observando con detalle el bloque, se comprueba que ten-
dremos que tener en cuenta tres entradas. Esto, en principio, no es una situacin deseable a la
hora de disear una mquina de estados, dado que el nmero de combinaciones crece exponen-
cialmente con el nmero de entradas. Por tanto, puede ser til tratar de reducir las seales que
entren en la mquina de estados propiamente dicha.
Para ello, nos fijamos en que la entrada BLOQUEO, procedente de la URC, debe impe-
dir que el sistema funcione. Esto es similar a bloquear la seal PT, con lo que conseguiramos
que nuevas pulsaciones del teclado no fuesen atendidas por nuestro sistema al no detectar un
nuevo pulso de PT. As pues, definimos una nueva seal, PT como el producto de PT por
BLOQUEO negada:
Ahora, las entradas a mi mquina de estados sern PT y TxOK, siendo el funciona-
miento de la misma como se explica en el siguiente pseudo-cdigo:
1. Espero a que se pulse una tecla (PT=1?)
2. Cuando se haya pulsado, cargo el dato en el registro RTx
3. Tras la carga, desplazo durante 5 ciclos de reloj, para transmitir todo el dato por la
lnea serie (DS)
4. A continuacin, compruebo si el dato lleg correctamenteo (TxOK=1?)
5. Si no es as, vuelvo a 3.
6. Si es as, espero a que se desactive PT, para evitar volver a comenzar el ciclo en fal-
so, y tras esto vuelvo a 1.
Renombrando las entradas, para simplificar la notacin, como PT=P, TxOK=T, la tabla
de transicin de estados de la mquina queda como sigue:
ESTADO P-T SALIDAS
0 0 0 1 1 1 1 0 DESP CARGA
0: Reposo (0) (0) 1 1 0 0
1: carga 2 2 2 2 0 1
2: 1er despl. 3 3 3 3 1 0
3: 2 despl. 4 4 4 4 1 0
4: 3er despl. 5 5 5 5 1 0
5: 4 despl. 6 6 6 6 1 0
6: 5 despl. 7 7 7 7 1 0
7: Comprueba 2 0 (7) 2 0 0

Es fcil observar que no se pueden simplificar ninguno de los estados, por lo que el si-
guiente paso ser directamente construir la tabla de excitaciones de los biestables. Para ello,
decido realizar la mquina con biestables tipo D, lo que simplificar la realizacin de la misma.
La asignacin de estados se realizar, por defecto, estableciendo el valor binario correspondien-
te a la numeracin de cada estado. Esta asignacin por defecto simplifica la traduccin de la
tabla de transicin, aunque conviene pensar previamente si no hay alguna otra codificacin que
resulte ms ventajosa. Con esto, la tabla de excitacin ser:
Diseno de una Cerradura Llectrnica de Seguridad para Acceso Restringido. - pag. -
Y a partir de esta tabla se generan las diferentes tablas
de Karnaugh para calcular las entradas de los tres biestables
que codificarn el estado:
Q3=0 Q3=1
P-T
Q2-Q1

0 0

0 1

1 1

1 0
P-T
Q2-Q1

0 0

0 1

1 1

1 0
0 0 0 0 0 0 0 0 1 1 1 1
0 1 0 0 0 0 0 1 1 1 1 1
1 1 1 1 1 1 1 1 0 0 1 0
1 0 0 0 0 0 1 0 1 1 1 1

D3=Q3 Q2 Q1 + Q3 Q2 + Q3 Q1 + Q3 P T
Q3=0 Q3=1
P-T
Q2-Q1
0 0 0 1 1 1 1 0 P-T
Q2-Q1
0 0 0 1 1 1 1 0
0 0 0 0 0 0 0 0 0 0 0 0
0 1 1 1 1 1 0 1 1 1 1 1
1 1 0 0 0 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1 1 1

D2=Q2 Q1 + Q2 Q1 + Q3 Q1 T + Q3 Q1 P
Q3=0 Q3=1
P-T
Q2-Q1
0 0 0 1 1 1 1 0 P-T
Q2-Q1
0 0 0 1 1 1 1 0
0 0 0 0 1 1 0 0 1 1 1 1
0 1 0 0 0 0 0 1 0 0 0 0
1 1 0 0 0 0 1 1 0 0 1 0
1 0 1 1 1 1 1 0 1 1 1 1

D1=Q2 Q1 + Q3 Q1 P + Q3 Q1 + Q3 Q2 P T
Por ltimo, para terminar de definir la mquina de estados, tenemos que calcular las
ecuaciones del circuito de salida, esto es la relacin entre las salidas de los biestables y las sali-
das de la mquina de estado, DESP y CARGA, que dependen nicamente de ellas, al ser una
mquina de Moore.
Por tanto, me fijo en la Tabla de transicin de estados, de la que extraigo esta informa-
cin, con la que construyo la tabla de Karnaugh para DESP como:

DESP=Q3 Q1 + Q3 Q2 + Q3 Q2
Para la salida CARGA no es necesario hacer este proceso, dado que
slo se activa en el estado 1, por lo que directamente podemos deducir que su
Q3 Q2 Q1 P T D3 D2 D1
0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 1 1 0 0 1
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 0 1 0 1 0
0 0 1 1 1 0 1 0
0 0 1 1 0 0 1 0
0 1 0 0 0 0 1 1
0 1 0 0 1 0 1 1
0 1 0 1 1 0 1 1
0 1 0 1 0 0 1 1
0 1 1 0 0 1 0 0
0 1 1 0 1 1 0 0
0 1 1 1 1 1 0 0
0 1 1 1 0 1 0 0
1 0 0 0 0 1 0 1
1 0 0 0 1 1 0 1
1 0 0 1 1 1 0 1
1 0 0 1 0 1 0 1
1 0 1 0 0 1 1 0
1 0 1 0 1 1 1 0
1 0 1 1 1 1 1 0
1 0 1 1 0 1 1 0
1 1 0 0 0 1 1 1
1 1 0 0 1 1 1 1
1 1 0 1 1 1 1 1
1 1 0 1 0 1 1 1
1 1 1 0 0 0 1 0
1 1 1 0 1 0 0 0
1 1 1 1 1 1 1 1
1 1 1 1 0 0 1 0

Q1
Q3 Q2

0

1
0 0 0 0
0 1 1 1
1 1 1 0
1 0 1 1
valor ser:
CARGA= Q3 Q2 Q1
El esquemtico de la mquina de estados se incluye al final, dado que resulta demasia-
do complejo para incluirlo a escala.
2.4. Registro de Transmisin (RTx):
Ser un registro paralelo-serie con posibilidad de carga paralela, desplazamiento y para-
da, gobernado por las seales Carga, Desp. Para poder producir la retransmisin del dato en ca-
so de fallo en la misma, tendr que estar realimentado. La salida DS del RTx ser la salida serie
del registro.

Para disear el registro de transmisin basta caer en la cuenta de que es, en el fondo, un
registro de desplazamiento, al que tengo que dotar de las siguientes capacidades:
1. Debe poder cargarse en paralelo, adquiriendo los 5 bits que debe transmitir luego
en serie.
2. Debe ser capaz de detener la transmisin o transmitir segn le indique un bloque
externo (el CTX).
3. Debe mantener de alguna manera los datos, por si hiciese falta retransmitirlos.
Para realizar estas funciones, voy a necesitar un bloque bsico de memoria (biestable) al
que puedan entrar tres seales distin-
tas: o bien el bit anterior (desplaza), o
bien su propio valor (no desplaces) o
bien una entrada externa (carga en
paralelo). Por todo ello, defino la si-
guiente celda bsica, formada por un
biestable y un multiplexor 4:1, segn
se ve en la figura:
Usando esta celda bsica, el
registro RTx queda diseado sin ms que unir en serie 5 de estas celdas, de la manera que se
indica en el dibujo:
De esta forma, queda cerrado ya el diseo del primer bloque, tanto en sus componentes
combinacionales como en sus bloques sncronos.
3. Unidad Remota de Control (URC)
La unidad remota de control (URC) est constituida por 6 bloques, cuatro de ellos se-
cuenciales y dos combinacionales. En gran medida, el diseo de estos bloques estar condicio-
nado por lo ya realizado en el CCT, y viceversa, de manera que no se pueden resolver ambos
subcircuitos de manera totalmente independiente. Un esquema general de la URC es:
Mquina de
estados de
secuencia
correcta
(MESC)
Comprobacin
de cdigo de
seguridad
(CCS)
Circuito de
Desencriptacin
y
Comprobacin
de
Paridad
(CDP)
Bloqueo del sistema
(BS)
Registro
de
Recepcin
(RRx)
A1
A2
DR3
DR2
DR1
DR0
R0
R1
R2
R3
RP
DS
CLK
Desp
TxOK
Bloqueo
Abre
Gen.CLK
Generacin de
seal de Dato
Nuevo
(GDN)
DN
URC
1
0
CS0. . CS11
C
S
1
1
C
S
0
FALLO

Veamos a continuacin cada uno de los diferentes bloques, comenzando nuevamente
por los meramente combinacionales.

3.1. Circuito de Desencriptacin y comprobacin de paridad
(CDP):
Este circuito comprobar la paridad del dato recibido y la comparar con el bit de pari-
dad, generando la seal TxOK en caso de que el bit de paridad coincida con el valor calculado en
el receptor, lo que asegura de alguna forma que la transmisin se ha realizado de forma correcta.
Asimismo, este bloque realizar la desencriptacin del dato, efectuando la operacin inversa a la
realizada por el CEP. Se puede comprobar fcilmente que la desencriptacin se realiza usando la
frmula:
Dato =MOD10(3 x Dato encriptado)
Este bloque generar las salidas DR3...DR0 que sern el dato desencriptado recibido.
Este bloque ser anlogo al ya realizado previamente en el CEP, teniendo que imple-
mentar las operaciones inversas. Para la desencriptacin, utilizar la frmula que se ofrece
comprobando que, en efecto, produce los cdigos de origen a partir del dato encriptado.
D.E. Dato R3-R2-R1-R0 DR3-DR2-DR1-DR0
0 0 0-0-0-0 0-0-0-0
1 3 0-0-0-1 0-0-1-1
2 6 0-0-1-0 0-1-1-0
3 9 0-0-1-1 1-0-0-1
4 2 0-1-0-0 0-0-1-0
5 5 0-1-0-1 0-1-0-1
6 8 0-1-1-0 1-0-0-0
7 1 0-1-1-1 0-0-0-1
8 4 1-0-0-0 0-1-0-0
9 7

1-0-0-1 0-1-1-1
Con los que las tablas de Karnaugh, ahora para los datos recibidos en funcin de las en-
tradas R:

DR3=R2 R1 R0 + R3 R1 R0

DR2= R3 + R2 R1 R0 + R2 R1 R0

R1-R0
R3-R2

0-0

0-1

1-1

1-0
0-0 0 0 1 0
0-1 0 0 0 1
1-1 -- -- -- --
1-0 0 0 -- --
R1-R0
R3-R2

0-0

0-1

1-1

1-0
0-0 0 0 0 1
0-1 0 1 0 0
1-1 -- -- -- --
1-0 1 1 -- --

DR1= R2 R1 R0 + R2 R1 R0 + R2 R1 R0

De nuevo, DR0 ser igual a R0, como no poda ser de otra forma. Por otro lado, para
comprobar la paridad del dato recibido, el circuito ser completamente anlogo al utilizado
para calcular el bit de paridad impar, de manera que calcularemos el valor esperado del bit de
paridad y lo compararemos. Con esto, el circuito completo quedar como se observa en la figu-
ra siguiente:

Con lo que quedar completado el circuito pedido.
R1-R0
R3-R2

0-0

0-1

1-1

1-0
0-0 0 1 0 1
0-1 1 0 0 0
1-1 -- -- -- --
1-0 0 1 -- --

3.2. Circuito de Comprobacin de Cdigo de Seguridad (CCS):
Este circuito realizar la comparacin del dato de 4 bits con los 3 datos que componen la
combinacin. Estos tres datos, cada uno de ellos de 3 bits, se fijarn con un conjunto de 12 inter-
ruptores que producirn un 1 en caso de estar abiertos y un 0 en caso de estar cerrados. A
efectos del bloque, supondremos que estos datos son fijos y presentes en las lneas CS11...CS0.
En nuestro caso CS11...CS0=1001-0110-0111, por lo que el cdigo que habr que in-
sertar ser, en decimal y por este orden: 9-6-7
El circuito codificar en las lneas A1 y A2 el acierto de alguno de estos tres caracteres
de la siguiente forma:
Caso A1-A2
Ninguno de los tres 0-0
Primer carcter 0-1
Segundo carcter 1-1
Tercer carcter 1-0

Este circuito, puramente combinacional, debe producir dos salidas que codifican si se
ha acertado alguno de los tres dgitos que componen la combinacin, y en ese caso cul de los
dgitos es. Para ello, ser de gran utilidad definir un bloque comparador de igualdad de nme-
ros de 4 bits. Para comparar nmeros de 1 bit usaramos una puerta XNOR, ya que como se ha
visto dicha puerta vale 1 slo cuando ambas entradas son iguales. Para extender la compara-
cin a nmeros de 4 bits, lo nico que habr que hacer ser utilizar 4 puertas XNOR, con las que
comparar que cada bit de ambos datos sean iguales, y posteriormente una etapa de puertas
AND (o una puerta AND de 4 entradas) para multiplicar estas salidas de las XNOR, con lo que
obtendr un 1 slo si los 4 bits de ambos datos coinciden. Por tanto, el bloque descrito ser
como se observa en la figura.
En funcin del bloque descrito, el CCS lo puedo construir con tres bloques, que compa-
rarn si el dato introducido es igual al primer dgito, al segundo o al tercero, produciendo las
seales intermedias 1D, 2D, 3D, en funcin de las cuales ya podr calcular las seales A1 y A2.
Para ello, la tabla de verdad que relaciona 1D, 2D, 3D con A1 y A2 ser:
1C 2C 3C A1 A2
0 0 0 0 0
0 0 1 1 0
0 1 0 1 1
0 1 1 -- --
1 0 0 0 1
1 0 1 -- --
1 1 0 -- --
1 1 1 -- --

Realizando la simplificacin de Karnaugh con esta tabla, se obtiene fcilmente que A1 y
A2 sern:
A1=2C + 3C
A2=1C + 2C
Con lo que el CCS, finalmente ser:

3.3. Registro de Recepcin (RRx):
Este registro ir recogiendo los datos serializados en DS, siempre que la seal Desp est
activa. Las salidas de los 5 bits (los 4 que conforman el dato ms el de paridad) estarn accesibles
en todo momento por el siguiente bloque.
Para construir el registro de recepcin seguiremos una tcnica muy similar a la emplea-
da para el registro de transmisin, con la salvedad de que ahora no es necesario producir la
carga paralela. Por tanto, bastar utilizar un biestable y un multiplexor 2:1 por cada celda, tras
lo que el registro quedar definido por la conexin de 5 bloques como el que se muestra en la
figura:
Usando este bloque, el RRx queda constituido como:

3.4. Generacin de seal de Dato Nuevo (GDN):
Este bloque tiene como nica misin la generacin de una seal, DN, que estar activa
durante un solo ciclo de reloj cada vez que se reciba correctamente un dato nuevo. Esta seal es
de vital importancia para la mquina de estados que controla todo el proceso. Para ello contar
como entradas con las seales Desp y TxOK.

Para la realizacin de este bloque planteamos una pequea mquina de estado, que en
funcin de las seales TxOK y DESP informa de la llegada de un dato nuevo a la mquina de
estado de comprobacin de la combinacin. Esta pequea mquina es necesaria para saber
cundo el dato presente corresponde con una nueva pulsacin, y cundo se debe al ltimo valor
que se recibi anteriormente.
Esta mquina permanecer en reposo mientras no se produzca una activacin de la l-
nea DESP, que indicar que ha comenzado la transmisin. Tras esto, esperaremos a que se des-
active dicha seal, y comprobaremos que la seal TxOK est a 1, con lo que sabremos que se
ha finalizado correctamente la transmisin. En caso contrario, esperaremos de nuevo a que
DESP se active y desactive. Renombrando las entradas para simplificar, como anteriormente
(DESP->D; TxOK->T), la tabla de transicin de estados ser:
D-T
ESTADO 0-0 0-1 1-1 1-0 DN
0: reposo (0) (0) 1 1 0
1: Desplazando 0 2 (1) (1) 0
2: Recibido -- 0 -- -- 1

Codificando los estados por su valor binario, obtenemos la tabla de excitaciones como:

Aplicando nuevamente Karnaugh para calcular D1 y
D0, se obtiene que:
D1=Q0 D T
D0=D
Mientras que la salida, DN resulta ser igual a Q1. As
pues, el circuito GDN queda reducido a:
Las seales de Preset y Clear de ambos biestables, que deben estar conectadas a 1 pa-
ra que no acten, no se han pintado por claridad.
Es fcil ver que la entrada del segundo biestable (U2) slo estar a 1 en el caso de que, al
pasar DESP de 1 a 0 (con lo que la salida de U1 sigue siendo 1 pero la salida de U4 ya vale 1) sea
Q1 Q0 D T D1 D0
0 0 0 0 0 0
0 0 0 1 0 0
0 0 1 1 0 1
0 0 1 0 0 1
0 1 0 0 0 0
0 1 0 1 1 0
0 1 1 1 0 1
0 1 1 0 0 1
1 0 0 0 -- --
1 0 0 1 0 0
1 0 1 1 -- --
1 0 1 0 -- --
1 1 0 0 -- --
1 1 0 1 -- --
1 1 1 1 -- --
1 1 1 0 -- --
TxOK igual a 1. Entonces, se activar DN desactivndose al siguiente ciclo dado que la salida de
U1 ya ser 0.
3.5. Bloqueo del Sistema (BS):
Este bloque ir contando los fallos que se producen en la introduccin de la combinacin
correcta. En caso de que se llegue a 3 fallos consecutivos, se activar la seal Bloqueo a nivel al-
to, impidiendo la operacin del sistema hasta que no se resetee el mismo.
Este bloque se puede realizar como una mquina de estados, cuyas entradas sera FA-
LLO y ABRE, con una duracin de un nico pulso de reloj, y que al llegar a tres fallos activase
la seal BLOQUEO. En caso de que se acertase la combinacin, debera volver a la condicin de
reposo. De esta manera, la tabla de transicin de estados sera:
FALLO-ABRE
0 0 0 1 1 1 1 0 BLOQUEO
0: reposo (0) (0) -- 1 0
1: un fallo (1) 0 -- 2 0
2: dos fallos (2) 0 -- 3 0
3: tres fallos (3) (3) (3) (3) 1

Sin embargo, otra manera, tal vez ms sencilla de hacerlo, sera utilizando un contador
con entrada de habilitacin de cuenta. Este tipo de contadores se pueden realizar de muchas
formas, siendo la ms sencilla usar algn tipo de celda encadenable, como la utilizada en la
prctica de simulaciones de contadores sncronos:

Usando esta celda encadenable, el contador de 2 bits que necesito lo consigo sin ms
que poner dos celdas y una puerta AND. Por otra parte, la seal de Reset del contador estar
activada por la seal de ABRE, mientras que la seal de Cambia del primer bit ser justamente
la seal FALLO:

Con esto ya estara cerrado este bloque.

3.6. Mquina de Estados de Secuencia Correcta (MESC):
Esta mquina de estados tendr como entradas las seales A1, A2 que codifican si el da-
to introducido es o no coincidente con alguno de la secuencia y la seal ND, que informa que el
dato ha cambiado. Tendr que ser capaz de generar la seal Abrecuando detecte que la secuencia
es la correcta, as como generar la seal FALLO en caso de que alguna entrada no sea correcta.
Es importante notar que la seal ND slo permanece activa un ciclo de reloj, y que tardar al
menos 5 ciclos de reloj en volverse a activar (dado que tendra que llegar un nuevo dato). Esta
mquina de estados puede resultar dependiente de 6 variables. Se explicar como proceder en ese
caso especial.

El ltimo bloque que queda por resolver es la mquina de estados que gobierna la com-
probacin de la secuencia correcta. Las entradas de sta son A1 y A2, que provienen del CCS,
as como DN, que informa que A1 y A2 se refieren a un nuevo dato, a una nueva pulsacin del
teclado.
En principio, sera deseable reducir en nmero de entradas, de manera similar a lo ya
efectuado en el CTx. Sin embargo, en este caso resulta muy complicada la simplificacin, con lo
que tendr que montar la tabla de transicin de estados teniendo en cuenta simultneamente las
tres entradas. El funcionamiento de la mquina se puede describir como:
1. Mientras DN sea 0, permanezco en el estado en el que est, salvo que sea un es-
tado inestable (de sealizacin de fallo o de abrir).
2. Cuando DN se activa, compruebo si el dato nuevo corresponde a la secuencia
pedida o no. En caso negativo, voy a un estado de error, y en caso afirmativo
sigo la secuencia.
3. Si completo la secuencia, activar la seal ABRE durante un ciclo de reloj (esta-
do inestable) y volver al reposo.
4. Si observo un fallo, activar la seal FALLO durante un ciclo de reloj (tambin
estado inestable) y volver al reposo.
De esta manera, la tabla de transicin de estados queda:
DN- A1-A2
000 001 010 011 100 101 110 111 F A
(0): Reposo (0) (0) (0) (0) 4 1 4 4 0 0
(1): Lleg 1 bien (1) (1) (1) (1) 4 4 4 2 0 0
(2): Lleg 2 bien (2) (2) (2) (2) 4 4 3 4 0 0
(3): Lleg 3 bien 0 0 0 0 -- -- -- -- 0 1
(4): Fallo 0 0 0 0 -- -- -- -- 1 0

Finalmente, observamos que tendremos que manejar 5 estados (3 variables de estado) y
3 entradas, por lo que la mquina depende en efecto de 6 variables. En principio, esto no intro-
duce ninguna complicacin conceptual adicional sobre las mquinas de 5 variables. Ciertamen-
te, s que ser bastante ms pesado de resolver, pero el mtodo no es ms que una simple exten-
sin de lo ya visto hasta el momento.
Lo primero que habr que hacer es asignar variables de estado. Realizando dicha asig-
nacin segn la codificacin binaria del nmero del estado (codificacin por defecto), se obtiene
la tabla de excitaciones que se observa en la siguiente pgina.
Ahora, habr que realizar la simplificacin por Karnaugh de cada una de las tres entra-
das a los biestables, en funcin de 6 variables.
Para ello, realizar 4 tablas, de a variables
cada una, y las superpondr segn el valor de
las otras dos variables, de manera anloga a lo que
se haca para 5 variables. De esta manera, tendr
adyacencias segn las tres dimensiones. En concre-
to, segn se ve en el dibujo, la combinacin Q3-Q2-
Q1-DN-A1-A2 igual a 0-0-1-1-1-1 ser adyacente
con 6 combinaciones distintas, variando cada vez
slo un bit. Esto corresponde con moverse por la
tabla en horizontal (0-0-1-1-1-0 y 0-0-1-1-0-1), en
vertical (0-0-0-1-1-1 y 0-1-1-1-1-1) o bien moverse
en sentido perpendicular a las tablas, lo que representa las combinaciones 0-0-1-0-1-1 y 1-0-1-1-
1-1.
Por tanto, si situamos las cuatro tablas formando
un cuadro, de manera ordenada, podremos observar bas-
tante claramente cules son las combinaciones adyacentes:

Usando esta tcnica se resuelven las ecuaciones
para calcular D3, D2 y D1 como:

D1=Q2 Q1 DN + Q2 Q1 A1 A2 DN +Q2 A1 A2 DN
Q3-Q2-Q1 D-A2-A1 D3-D2-D1
0 0 0
0 0 0
0 0 0
0 0 0
0 0 0
0 0 1
0 1 1
0 1 0
0 0 0
0 0 0
0 0 0
0 0 0
0 0 0
0 0 0
0 0 0
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1 1 0
1 0 0
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1 0 0
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0 0 1
0 0 1
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0 1 0
0 1 0
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0 1 0
0 1 0
0 1 0
0 1 0
0 1 0
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1 1 1
1 1 0
1 0 0
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0 1 1
0 1 1
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0 1 1
0 1 1
0 1 1
0 1 1
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1 1 0
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1 0 0
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0 0 0
0 0 0
0 0 0
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1 0 0
1 0 0
1 0 0
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1 0 1
1 1 1
1 1 0
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- - -
- - -
- - -
1 0 1 x x x - - -
1 1 1 x x x - - -
1 1 0 x x x - - -
Q3=0; DN=0 Q3=0; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 00
01 01
11 11
10 10
Q3=1; DN=0 Q3=1; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 00
01 01
11 11
10 10
Q3=0; DN=0 Q3=0; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 0 1 0 0
01 1 1 1 1 01 0 0 0 0
11 0 0 0 0 11 -- -- -- --
10 0 0 0 0 10 0 0 1 0
Q3=1; DN=0 Q3=1; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 -- -- -- --
01 -- -- -- -- 01 -- -- -- --
11 -- -- -- -- 11 -- -- -- --
10 -- -- -- -- 10 -- -- -- --

Q3=0; DN=0 Q3=0; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 0 0 0 0
01 0 0 0 0 01 0 0 0 1
11 0 0 0 0 11 -- -- -- --
10 1 1 1 1 10 0 0 1 0
Q3=1; DN=0 Q3=1; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 -- -- -- --
01 -- -- -- -- 01 -- -- -- --
11 -- -- -- -- 11 -- -- -- --
10 -- -- -- -- 10 -- -- -- --

D2=Q2 Q1 DN +Q2 A1 A2 DN +Q1 A1 A2 DN
Q3=0; DN=0 Q3=0; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 1 0 1 1
01 0 0 0 0 01 1 1 1 0
11 0 0 0 0 11 -- -- -- --
10 0 0 0 0 10 1 1 0 1
Q3=1; DN=0 Q3=1; DN=1
A1-A2
Q2-Q1
00 01 11 10 A1-A2
Q2-Q1
00 01 11 10
00 0 0 0 0 00 -- -- -- --
01 -- -- -- -- 01 -- -- -- --
11 -- -- -- -- 11 -- -- -- --
10 -- -- -- -- 10 -- -- -- --

D3=A1 A2 DN +A1 Q2 DN +A2 Q1 DN +A2 Q2 DN +Q1 Q2 A1 DN
Por ltimo, las salidas de la mquina de estado, en funcin del estado, se obtienen de
manera inmediata:
FALLO=Q3
ABRE=Q2 Q1
A continuacin, se ofrecen los esquemticos de esta mquina de estados y de la del CTx,
con lo que queda finalizado el problema.
Se deja como ejercicio para el lector la posibilidad de resolver esta mquina de mane-
ra alternativa: tomando la seal DN como habilitador del reloj, usando biestables con habilita-
cin del reloj, e implementando circuitos externos para la generacin correcta de las salidas F y
A, que deben durar un solo ciclo de reloj.
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