Logica CMOS

Elettronica Digitale CMOS
Valentino Liberali
Universit di Milano Dipartimento di Tecnologie dellInformazione Via Bramante 65, 26013 Crema, Italy Tel.: +39-0373.898.247; Fax: +39- 0373.898.253 e-mail: liberali@dti.unimi.it
12 dicembre 2001
Sommario
q Segnali digitali e funzioni logiche q Domini di rappresentazione q Reti logiche combinatorie q Minimizzazione logica q Ritardi di propagazione q Reti logiche sequenziali q Macchine di Mealy e macchine di Moore q Dissipazione di potenza q Riferimenti bibliografici
Elettronica Digitale CMOS - Valentino Liberali
Segnali digitali e funzioni logiche

q SEGNALE DIGITALE: variabile elettrica a cui vengono associati solamente due possibili valori (1 = Alto = Vero e 0 = Basso = Falso) q FUNZIONE LOGICA: funzione i cui ingressi e uscite sono segnali digitali
J J J
I segnali digitali tollerano inaccuratezze dei componenti e rumore Le funzioni logiche sono semplici e ripetitive La progettazione digitale automatizzata
Algebra di Boole (1)

q VALORI
L 1 = Alto = Vero L 0 = Basso = Falso
(ci sono estensioni a pi di due valori)
q FUNZIONI ELEMENTARI
L NOT: Y = A Y vero se A falso, e viceversa L AND: Y = A1 A2 K An (prodotto logico)

Y vero se tutti gli Ai sono veri, altrimenti falso
L OR:
Y = A1 + A2 + K + An
(somma logica)
Y falso se tutti gli Ai sono falsi, altrimenti vero

Elettronica Digitale CMOS - Valentino Liberali 4

q PROPRIET FONDAMENTALI
L Idempotenza:
L Propriet commutativa L Propriet associativa L Complementazione:
x+ x = x
x x = x
x y = y x
( x y) z = x ( y z) x x = 0
x+ y = y+ x
( x + y) + z = x + ( y + z) x + x =1
L Propriet distributiva:
x ( y + z) = x y + x z x + ( y z) = ( x + y) ( x + z)
5

q ALTRE PROPRIET
L Ricorsivit della negazione: L Propriet di assorbimento:
(x ) = x
x 1 = x x0 = 0 x ( x + y) = x x ( x + y) = x y
6
x+0= x x +1 = 1 x+ x y = x x+ xy = x+ y

q TEOREMA DI DE MORGAN
x+ y = xy
q DUALIT
x y = x + y
f ( x1 , x2 ,K , xn ,0,1,+,) = f ( x1 , x2 ,K , xn ,1,0,,+)
Domini di rappresentazione
Ap Pr plic o a Su gra zio Ist bro mm ni i r u ut zio ine ni Fu nz ion Bi i lo t gic he
CO M P DO OR MI TA NIO ME NT
O NI ALE I M R D O TTU RU T S
re so es oc Pr SC RI , he U gi c AL lo rte i r i Po gist or re ist
AL E
Transistori Celle Moduli
G Dominio G G
s an Tr
DOMINIO FISICO
Chip Schede
COMPORTAMENTALE (funzione) Dominio STRUTTURALE (schema) Dominio FISICO (geometria)
Esempio: inverter (1)

A Y
Rappresentazione comportamentale:
q Funzione booleana
Y=A
oppure
Y = NOT ( A)
A 0 1 Y 1 0
9
q Tabella della verit

Rappresentazione strutturale:
G Simbolo
G Schema circuitale
VDD (vdd) MP A
(in)
G Netlist
.SUBCKT INV in out vdd vss MP out in vdd vdd PMOS MN out in vss vss NMOS .ENDS INV
Y
(out)
MN
(vss)
10

Rappresentazione fisica:
G Layout
VDD
G Abstract
VDD
contatto metal poly diffusione n-well
Vin
Vout
Vin
Vout
VSS
VSS
11
Porte logiche elementari

q Ad ogni FUNZIONE LOGICA elementare nel dominio comportamentale corrisponde una PORTA LOGICA (o GATE) nel dominio strutturale, la quale a sua volta pu avere diverse implementazioni q In TECNOLOGIA CMOS le porte logiche sono realizzate con transistori MOS complementari (NMOS e PMOS) realizzati su un unico substrato di silicio
12
Pull-up e pull-down
q PULL-UP: la parte della porta logica che pilota luscita al livello logico alto (1) q PULL-DOWN: la parte della porta logica che pilota luscita al livello logico basso (0) q In TECNOLOGIA CMOS il pull-up formato da transistori PMOS mentre il pull-down formato da transistori NMOS q Solamente uno dei due tra pull-up e pulldown attivo BASSA DISSIPAZIONE DI POTENZA STATICA PULL-UP
VDD M2 A Y M1
PULL-DOWN
Vantaggi della tecnologia CMOS J J J
Bassa dissipazione di potenza statica Altissima densit di integrazione Grande variet di funzioni logiche
14
Esempio: NAND a due ingressi

A Y B
VDD A B Y
PULL-UP
A 0 1
B 0 1 1
1 1 0
A
PULL-DOWN
15
Esempio: NOR a due ingressi

A Y B
VDD B A
PULL-UP
A 0 1
B 0 1 0
1 0 0
A B
PULL-DOWN
16
Reti logiche combinatorie

q Rete logica combinatoria: un insieme di porte logiche interconnesse fra di loro, senza che vi siano anelli di retroazione q In ogni istante luscita funzione solo degli ingressi al medesimo istante q Non esistono effetti di memoria q Nel caso ideale non ci sono ritardi
Realizzazione delle funzioni logiche (1)

q Linsieme dei tre operatori NOT, AND, OR COMPLETO qualsiasi funzione logica pu essere realizzata usando solo questi tre operatori q NAND = NOT AND; NOR = NOT OR qualsiasi rete logica combinatoria pu essere realizzata usando solo le tre porte logiche NOT, NAND e NOR
18

q APPLICAZIONE DEL TEOREMA DI DE MORGAN
A Y B A Y B
= =
A Y B
A Y B
q Qualsiasi rete logica pu essere realizzata con sole porte NAND oppure con sole porte NOR

q In tecnologia CMOS, le porte logiche NAND e NOR sono duali. Infatti dalluna si ottiene laltra scambiando pull-up con pull-down, cio
L PMOS con NMOS L VDD con VSS
VDD A B Y B A
VDD B A Y A B
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Realizzazione delle porte logiche

G In ogni porta logica CMOS in cui tutte le uscite sono specificate, pullup e pull-down sono fra loro duali G Dal pull-up si ottiene il pull-down scambiando:
L PMOS con NMOS L VDD con VSS L serie con parallelo L parallelo con serie
VDD A B Y B A
PULL-UP: due transistori PMOS in parallelo verso VDD
G Esiste sempre una coppia di ingressi

PULL-DOWN: due transistori NMOS in serie verso VSS
(P e N) pilotati dallo stesso segnale di ingresso

21
Mappe di Karnaugh (1)

G Una funzione booleana di n bit ha come dominio linsieme costituito
110 111
da tutte le possibili n-ple di bit, la cui rappresentazione geometrica un n-cubo

00 01 11 10
100 010 101 011
0 1 1 0
G Una rappresentazione del n-cubo sul piano costituita dalla mappa

L In ogni casella si indica il valore della funzione per gli ingressi corrispondenti L A vertici adiacenti corrispondono caselle adiacenti
000
001
di Karnaugh, in cui ad ogni vertice del cubo corrisponde una casella
22

G NAND a 2 ingressi
A 0 1 B 0 1 1 1 1 0
AB 00 01 11 10
G NAND a 4 ingressi
CD 00 01 11 10 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
G NAND a 3 ingressi
A 0 1 BC 00 01 11 10 1 1 1 1 1 0 1 1
G Oltre i 4 ingressi si utilizza un
insieme di mappe a 4 ingressi
23

G NOR a 2 ingressi
A 0 1 B 0 1 0 1 0 0
G NOR a 4 ingressi
AB 00 01 11 10 CD 00 01 11 10 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
G NOR a 3 ingressi
A 0 1 BC 00 01 11 10 1 0 0 0 0 0 0 0
MINTERMINI: funzioni che assumono valore 1 per una sola combinazione degli ingressi
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G NAND a 2 ingressi
A 0 1 B 0 1 1 1 1 0
G NAND a 4 ingressi
AB 00 01 11 10 CD 00 01 11 10 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
G NAND a 3 ingressi
A 0 1 BC 00 01 11 10 1 1 1 1 1 0 1 1
MAXTERMINI: funzioni che assumono valore 0 per una sola combinazione degli ingressi
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Forme canoniche (1)

q Una funzione logica qualsiasi pu essere espressa come SOMMA DI MINTERMINI
L Esempio (EXOR):
x y
f = x y + x y
q Rete logica del tipo somma di prodotti
26
Forme canoniche (2)

q Una funzione logica qualsiasi pu essere espressa come PRODOTTO DI MAXTERMINI
L Esempio (EXOR):
x y
f = (x + y ) (x + y )
q Rete logica del tipo prodotto di somme
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Minimizzazione logica
q Obiettivo: RIDURRE LA COMPLESSIT DELLA RETE q Quale complessit ? Una o pi tra queste:
L Numero di porte logiche L Numero o lunghezza delle interconnessioni L Numero di incroci fra le interconnessioni L Area di silicio L Potenza dissipata L Tempo di propagazione dei segnali L Tempo di collaudo L Costo del prodotto finale L Probabilit di guasto L
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Minimizzazione a due livelli (1)

q Obiettivo: riduzione del numero di porte logiche q Partendo dalla mappa di Karnaugh, si considerano le coppie di 1 adiacenti raccogliendo il fattore comune si riduce il numero di porte logiche necessario per la realizzazione (prima forma canonica)
a 0 1
bc 00 01 11 10 1 0 0 1 0 1 1 0
Forma minima:
f = a c + a c
Forma canonica:
f = a b c + a b c + a b c + a b c

q Obiettivo: riduzione del numero di porte logiche q Partendo dalla mappa di Karnaugh, si considerano le coppie di 0 adiacenti raccogliendo il fattore comune si riduce il numero di porte logiche necessario per la realizzazione (seconda forma canonica)
a 0 1
bc 00 01 11 10 1 0 0 1 0 1 1 0
Forma minima:
f = (a + c ) (a + c )
Forma canonica:
f = (a + b + c ) (a + b + c ) (a + b + c ) (a + b + c )

q Si pu continuare la riduzione fino a che possibile raccogliere termini comuni
ab 00 01 11 10
cd 00 01 11 10 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0
Forma minima:
f = bd
Forma canonica:
f = a b c d + a b c d + a b c d + a b c d

q La forma minima quella in cui compare il numero minimo di termini necessari per realizzare la funzione
ab 00 01 11 10
cd 00 01 11 10 1 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0
Forma minima:
f = b c d + a c d + a b d
La realizzazione non minima costituisce una ridondanza e pu dare problemi di collaudabilit !


q Possono esistere pi forme minime per la stessa funzione q Pu essere pi vantaggiosa la rappresentazione con somme di prodotti oppure quella con prodotto di somme (dipende dalla funzione) q Esistono strumenti software efficienti nelleffettuare automaticamente la minimizzazione a due livelli
33
Funzioni non completamente specificate

q Una funzione logica solo parzialmente specificata, nel caso in cui luscita possa essere indifferentemente 1 o 0 per certe configurazioni degli ingressi q La condizione di uscita indifferente si indica con q Si pu sfruttare la condizione di uscita indifferente per la minimizzazione a due livelli
ab 00 01 11 10
cd 00 01 11 10 1 0 0 1 1 0 0 1 1 0
Forma minima:
f =b
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Aspetti pratici della progettazione digitale

q Non idealit
L Ritardi di propagazione del segnale
Luscita di una porta logica assume il valore corretto solo in un

tempo successivo alla variazione degli ingressi
v Tempi di commutazione finiti Le transizioni 01 e 10 non sono istantanee; luscita

assume tutti i valori intermedi
v Potenza dissipata
Conduttanza del transistore MOS

q Corrente nel MOS
v In interdizione: ID = 0 v In triodo (regione lineare): v In saturazione:

ID
( VGS Vth )2 =
2
I D = (VGS Vth )VDS
2 VDS 2
q Parametro di conduttanza: (dipende dalla tecnologia e dalla geometria)

ox W = tox L
36
Ritardi di propagazione
q Modello per il calcolo del ritardo:
MOS
vi vo
VDD
q Capacit totale:
RP
Ctot = C I + CW + C L L capacit intrinseca L capacit dellinterconnessione L capacit del carico
vo CI CW CL
RN
37
Capacit del MOS

n+ + n+
q Capacit di gate:
C gate
p-
L Ogni stadio deve pilotare le capacit di ingresso degli stadi successivi
ox = WL tox
Cgate MOS
Gch
q Capacit di source/drain: Cd = C jaWL + C jp ( 2W + 2 L) q Ogni stadio autocaricato dalla propria capacit di uscita
LC LC
: capacit di giunzione per unit di area jp : capacit di giunzione per unit di lunghezza del perimetro
ja
38
Capacit delle interconnessioni

q Capacit di un conduttore
verso il substrato
Clat conduttore
Covl
Clat
substrato
metal 3 C23 metal 2 C22 C21 C22 metal 1
q Capacit tra due o pi

conduttori
39
Calcolo del ritardo

t q Carica: vo (t ) = VDD 1 exp RP Ctot t q Scarica: vo (t ) = VDD exp R C N tot
v(t) VDD VDD /2 TD t
q Se RP = RN
(inverter simmetrico):
TD = RC ln 2
Effetti di una rete RC distribuita

R C R C R C R C R
q Linea autocaricata costituita da N stadi uguali q R e C sono la resistenza e la capacit di ogni stadio della linea 2 q Il ritardo della linea : N TD = RC
41
Malfunzionamenti: alee statiche

ab 00 01 11 10 cd 00 01 11 10 1 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0
f = b c d + a c d + a b d
a
1
b
2
c
3 Transizione: 1001 1000

d
La porta (2) commuta a 0 prima che la porta (3) passi a 1, a causa del ritardo introdotto dallinverter sullingresso d luscita f ha un transitorio indesiderato a 0 (alea statica di tipo 0)
Esempio: sommatore a 1 bit

CO A B
+
C
G A, B, C: ingressi; S, CO: uscite G Somma S: S = ( A + B + C ) mod 2 G Riporto CO: CO = ( A + B + C ) / 2

(divisione tra interi senza resto)
Rappresentazione comportamentale
G Tabella della verit
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 CO 0 0 0 1 0 1 1 1
G Mappe di Karnaugh:
L Somma S
A 0 0 1 1 B 0 1 1 0 C 0 0 1 0 1 1 1 0 1 0
L Carry CO
A 0 0 1 1 B 0 1 1 0
G Funzione booleana
S = A B C + A B C + A B C + A B C CO = A B + A C + B C
C 0 0 0 1 0
1 0 1 1 1
44
Rappresentazione strutturale
q Schema CMOS
L Le uscite (S e CO) sono negate occorrono 2 inverter per

ottenere le uscite giuste
a b VDD a a b c a b co
a s b c a b c
b co b
c s c b
45
Realizzazione di un sommatore a n bit

CARRY-PROPAGATE ADDER
+
CO A B
+
(n-bit) C
+ + +
G A, B: ingressi a n bit G C: ingresso a 1 bit (riporto) G S: uscita a n bit G CO: uscita a 1 bit (riporto) G La velocit del circuito G
limitata dal ritardo di propagazione del riporto lungo i sommatori a 1 bit Laumento del numero di bit della parola richiede pi tempo per loperazione
46
Reti logiche sequenziali (1)

q Nei circuiti complessi necessario introdurre un controllo della temporizzazione per evitare che malfunzionamenti dovuti ai ritardi sui percorsi dei segnali q Rete sequenziale: contiene elementi di ritardo (o elementi di memoria) q Oltre agli ingressi e alle uscite, necessario descrivere gli stati interni (cio le condizioni degli elementi di memoria) q Se il numero di stati interni finito, la rete sequenziale costituisce una MACCHINA A STATI FINITI

q Rete sequenziale ideale q Gli ingressi cambiano solamente in corrispondenza degli istanti di tempo iT (dove i un intero e T un intervallo di tempo standard) q Tutti gli elementi di ritardo introducono un ritardo pari ad un multiplo intero di T q I ritardi delle porte e delle interconnessioni sono nulli q Gli ingressi, le uscite e gli stati cambiano valore nello stesso istante
48

q Sincronizzazione q Per garantire il rispetto dei vincoli temporali, si introduce un clock q Poich esistono ritardi sui percorsi dei segnali e sul percorso del clock, la rete pseudo-sincrona q Il segnale di clock costituito da una sequenza di impulsi ad intervalli regolari q Gli ingressi non devono cambiare nellistante in cui si presenta limpulso di clock

L ingressi logica combinatoria + M elementi di memoria
L ingressi M ingressi
logica combinatoria
M elementi di memoria
q In una rete sequenziale sempre N uscite possibile distinguere una parte combinatoria e un insieme di elementi di N uscite memoria q Le variabili stato M uscite possono essere considerate ingressi secondari e uscite secondarie
50
Elementi di memoria (1)

q Lelemento di memoria pi semplice il flip-flop (FF) q Il FF set-reset ha due ingressi: il set (S=1) porta luscita a 1; il reset (R=1) porta luscita a 0
R Q
Q S
S 0 0 1 1
R 0 1 0 1
Q Q 0 1 0
Q Q 1 0 0
51
Elementi di memoria (2)

q Registro edge triggered
L un elemento di memoria di tipo master-slave L Il master immagazzina il dato quando il clock va alto L Lo slave immagazzina il dato quando il clock va basso L Memorizza il bit di ingresso e lo mantiene per un periodo di
clock
ck ck ck ck ck Q
ck
ck
ck Q
52
Reti sequenziali sincrone (1)

q Descrizione comportamentale:
L Tabella degli stati

In ogni casella
Stato Ingresso attuale attuale 00 01 11 A B C
10
sono indicati lo stato prossimo e luscita
A,0 A,0 B,1 A,0 C,0 B,1 B,1 C,1 A,0 B,1 C,0 A,1
L Diagramma degli stati

11,1 00,0 01,0 10,0 00,0 10,1
A
01,1 11,1 00,1 10,1
B
01,1
11,0
53

q Poich lelemento di memoria (flip-flop) contiene un solo bit, per memorizzare N stati occorre un numero di flip-flop pari a log 2 N (cio il pi piccolo intero non minore di log2N) q In questo caso: 3 stati 2 bit q Un esempio di ASSEGNAZIONE DEGLI STATI A : 00 B : 01 C : 11
11,1 00,0 01,0 10,0 00,0 10,1
A
01,1 11,1 00,1 10,1
B
01,1
11,0
54

q Una rete sequenziale MINIMA quando il numero degli stati minimo q Lassegnazione degli stati un grado di libert in pi che le reti sequenziali presentano rispetto alle reti combinatorie q Lassegnazione degli stati pu influire sulla complessit della successiva sintesi combinatoria q Non esistono metodi generali per ottimizzare lassegnazione degli stati prima di aver effettuato la sintesi della logica combinatoria
55
Macchine di Mealy
q Una macchina di Mealy una macchina a stati finiti in cui luscita dipende sia dallo stato presente sia dallingresso q Linsieme costituito dallo stato presente e dallingresso presente determina sia lo stato prossimo sia luscita
11,1 00,0 01,0 10,0 00,0 10,1
A
01,1 11,1 00,1 10,1
B
01,1
11,0
56
Macchine di Moore
q Una macchina di Moore una macchina a stati finiti in cui luscita dipende solamente dallo stato q Linsieme costituito dallo stato presente e dallingresso presente determina solamente lo stato prossimo 00 01 q Ad ogni stato 10 corrisponde un solo valore di uscita
Stato Ingresso attuale attuale Uscita 00 01 11 A B C 0 1 1 A C A A B B B B C
10 A C A
11
00 10
A/0
01 11 00 10
B/1
01
C/1
11
57
Confronto tra macchine di Mealy e di Moore

q In generale, le macchine di Mealy richiedono un numero minore di stati q Una macchina di Mealy pu essere trasformata in una macchina di Moore e viceversa q Le macchine ottenute dalla trasformazione in generale non sono minime (cio non hanno il numero minimo di stati)
58
Trasformazione da Moore a Mealy

q Ad ogni stato della macchina di Moore corrisponde uno stato della macchina di Mealy q Ad ogni transizione della macchina di Moore corrisponde una transizione della macchina di Mealy, a cui si associa anche luscita dello stato di arrivo nella macchina di Moore
11 00 01 10 00 10
A/0
01 11 00 10
B/1
01
C/1
11
MOORE
11,1 00,0 01,0 10,0 00,1 10,1
A
01,1 11,1 00,0 10,0
B
01,1
11,1
MEALY
59
Trasformazione da Mealy a Moore

q Ad ogni stato della macchina di Mealy corrispondono pi stati della macchina di Moore: uno per ogni valore di uscita associato ad una transizione che termina nello stato q Ad ogni transizione della macchina di Moore corrisponde una transizione della macchina di Mealy
11,1 00,0 01,0 10,0 00,0 10,1
A
01,1 11,1 00,1 10,1
B
01,1
11,0
MEALY
00 01 10
A0/0
00 01 10 11 11
00 10
00 01
C0/0
11
11 10
A1/1
B1/1
01 11 00 10 01
C1/1
MOORE
60
Ciclo utile degli stati

q Quando il numero degli stati non una potenza di 2, esistono configurazioni dei bit di stato che non corrispondono a nessuno stato della macchina originale q Bisogna fare in modo che, anche partendo da questi stati, la macchina si porti nel ciclo normale di funzionamento con un numero finito 11,1 di transizioni
00,0 01,0 10,0
10 (?)
XX,X 00,0 10,1
00 (A)
01 (B)
01,1 11,1 00,1 10,1
11 (C)
11,0
01,1
61
Ritardi di propagazione
G I carichi capacitivi sulle linee introducono ritardi sul clock G La differenza di ritardi sul clock (clock
skew) pu causare malfunzionamenti
L Se il ritardo
maggiore della somma di 1 e del ritardo della logica combinatoria, il secondo flip-flop legge il dato con un periodo di anticipo (e il dato precedente viene perso)
2
62
Dissipazione di potenza
q Potenza dissipata: dove:
Ptot = Psw + Pcr + Pleak + Pstat
L P = potenza assorbita per la carica e la scarica delle capacit L P = potenza dissipata dalla conduzione simultanea di PMOS e NMOS durante la commutazione L P = potenza di leakage dovuta alle giunzioni polarizzate inversamente L P = potenza di conduzione statica (per i circuiti CMOS
sw cr leak stat
nulla)
63
Dissipazione di potenza statica (1)

q Potenza dovuta alle correnti di leakage: n
Pleak ,tot = VDD I leak ,i

i =1
L La sommatoria estesa a tutti i transistori MOS; la corrente

di leakage di ogni transistore la corrente inversa della giunzione drain-substrato
I D = I S e qVD / kT 1
n+ + n+
)
64
pElettronica Digitale CMOS - Valentino Liberali
Dissipazione di potenza statica (2)

q Potenza dovuta alle correnti statiche: n
VDD R Y M 1
65
Pstat ,tot = VDD I stat ,i

i =1
L La sommatoria estesa a tutte le porte
G Nelle porte logiche CMOS le correnti statiche dovrebbero essere nulle G Nelle tecnologie moderne esiste una corrente G
statica dovuta alla conduzione sotto soglia (per VDS = VDD e VGS = 0 il MOS conduce) Le correnti statiche NON sono nulle per le porte logiche con carico resistivo e per quelle in tecnologia bipolare
logiche
Dissipazione di potenza dinamica (1)

q Quando luscita dellinverter commuta, la capacit CL si carica a VDD attraverso M1 oppure si scarica a 0 attraverso M2 VDD q Lenergia trasferita su CL :
1 2 E = C LVDD 2
q Il MOS che conduce dissipa unenergia pari a quella trasferita
M 2 A CL M 1 Y
66

q Inverter (o porta logica qualsiasi) pilotato da unonda quadra con frequenza 1
f =
VDD M 2 A Y CL M 1
67
q Lenergia dissipata nel periodo T pari a 2E q La potenza media dissipata
Pswit
2E 2 = = C LVDD f T

q Inverter (o porta logica qualsiasi) pilotato da un segnale digitale con frequenza variabile q Si definisce lATTIVIT DI TRANSIZIONE
Numero di commutazioni delluscita Numero di commutazioni del clock

A
VDD M 2 Y CL M 1
68
q La potenza media dissipata

2 Pswit = C LVDD

q Il segnale di ingresso v(t) di una porta logica ha VDD un tempo di salita (o VDD-V di discesa) finito th,P q Esiste un intervallo di tempo in cui pull-up e V th,N pull-down sono entrambi accesi i(t) q Potenza di corto Imax circuito o potenza di Im crowbar Im = corrente media (dipende Pcr = I mVDD dallattivit di transizione)
Sviluppi tecnologici (1)

Scaling: riduzione delle dimensioni degli elementi circuitali
Parametro Lunghezza L Larghezza W Spessore dellossido tox Alimentazione VDD Campo elettrico nellossido Corrente I = (W/L)(V2/tox) Area A = WL Capacit di carico C = (A/tox) Ritardo della porta (VC/I) A tensione costante 1/k 1/k 1/k 1 k k 1/k2 1/k 1/k2 A campo costante 1/k 1/k 1/k 1/k 1 1/k 1/k2 1/k 1/k
70
Sviluppi tecnologici (2)

Scaling: riduzione delle lunghezze di un fattore k
Parametro Potenza statica Ps Potenza dinamica Pd Prodotto potenza-ritardo Densit di potenza (P/A) Densit di corrente (I/A) A tensione costante k k 1/k k3 k3 A campo costante 1/k2 1/k2 1/k3 1 k
71
Riferimenti bibliografici
q P. Pirsch. Architectures for Digital Signal Processing. John Wiley & Sons, Chichester, UK, 1998. q A. P. Chandrakasan and R. W. Brodersen. Low Power Digital CMOS Design. Kluwer Academic Publishers, Norwell, MA, USA, 1995. q N. H. E. Weste and K. Eshraghian. Principles of CMOS VLSI Design (2nd edition). Addison-Wesley, Reading, MA, USA, 1993.
72

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Elettronica Digitale CMOS

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Segnali digitali e funzioni logiche

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L 1 = Alto = Vero L 0 = Basso = Falso

(ci sono estensioni a pi di due valori)

L NOT: Y = A Y vero se A falso, e viceversa L AND: Y = A1 A2 K An (prodotto logico)

Y falso se tutti gli Ai sono falsi, altrimenti vero

Algebra di Boole (2)

L Propriet commutativa L Propriet associativa L Complementazione:

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Algebra di Boole (3)

L Ricorsivit della negazione: L Propriet di assorbimento:

Algebra di Boole (4)

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Transistori Celle Moduli

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COMPORTAMENTALE (funzione) Dominio STRUTTURALE (schema) Dominio FISICO (geometria)

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q Tabella della verit

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Esempio: inverter (3)

contatto metal poly diffusione n-well

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Porte logiche elementari

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Vantaggi della tecnologia CMOS J J J

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Realizzazione delle porte logiche

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G Esiste sempre una coppia di ingressi

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di Karnaugh, in cui ad ogni vertice del cubo corrisponde una casella

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insieme di mappe a 4 ingressi

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Mappe di Karnaugh (3)

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q Rete logica del tipo somma di prodotti