UNIVERSIDAD NACIONAL DEL ALTIPLANO - PUNO FACULTAD DE INGENIERA MECANICA ELECTRICA, ELECTRNICA Y SISTEMAS ESCUELA PROFESIONAL DE INGENIERA ELECTRNICA

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Titulo: SIMULACIN DE LA SEMAFORIZACIN DIGITAL PARA UN CRUCE DE VAS

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Autor (s): Mamani Quispe Jorge Humberto Galindo Quispe John Armando Coillo Mamani Blas COD: 051267 COD: 062071 COD: 064555

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Planteamiento y delimitacin del problema. El trafico en la mayora de las ciudades cada ves es mas fluida, es decir

que a medida que pasan los aos, la poblacin va en aumento, esto crea la necesidad de implementar sistemas de trafico para un mejor ordenamiento urbano, y una de las medidas practicas es llevar a cabo proyectos de gran embergadura como la cemaforisacion de toda una ciudad. En nuestro proyecto pretendemos simplemente mostrar el

funcionamiento de la semaforizacin para un cruce de vas, pero que esta sea simulado y muestre o se acerque mas a la realidad del real funcionamiento de un circuito digital ya implementado. 3.1 Formulacin y delimitacin del problema

La simulacin de los sistemas fsicos y dinmicos en cualquier rama de las ciencias e ingenieras, nos ayudan a comprender de manera casi ideal el

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real funcionamiento de estos. Y la importancia de esto se debe a la reduccin de riesgos y costos, para luego implementarlo pero de manera mas objetiva. Esto no lleva a disear el modelado de la semaforizacin digital para un cruce de vas, aplicando la programacin VHDL. Este programa nos permite ver los errores por ejemplo como de respuesta en cualquier sistema digital, asiendo de la simulacin lo mas cercana posible a la realidad. 3.2 Delimitacin de objetivos. 3.2.1 Objetivos General Con nuestro proyecto pretendemos Simular de la semaforizacin digital para un cruce de vas con VHDL 3.2.1 Objetivos Especficos A) B) Plantear reglas de flujo real del trfico en un cruce de vas Disear en VHDL el funcionamiento de dos semforos

sincronizados con las reglas ya planteadas C) Recopilar y analizar los resultados obtenidos para con nuestra

simulacin 5.Marco Terico

Modos de descripcin de circuitos lgicos. El lenguaje de descripcin de hardware VHDL cuenta con diferentes modos de llevar a cabo la descripcin. Normalmente su aprendizaje se comienza desde la perspectiva del diseador tradicional de hardware, utilizando las construcciones del lenguaje que permiten una descripcin estructural desde las puertas lgicas hacia arriba. Este enfoque resalta la correspondencia existente entre la realidad y el lenguaje pero oculta la verdadera potencia del

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modelo temporal soportado por el lenguaje. La descripcin comportamental y la ejecucin concurrente de procesos manifiestan la verdadera potencia del VHDL. Seguidamente vamos a caracterizar cada uno de los modos de descripcin basndonos en un ejemplo. Sea el circuito lgico de la figura siguiente:

Podemos describirlo indicando la funcin que realiza, es decir, especificando su comportamiento:

sal = '1' si (e1 = e2 = '1') o si (e3 = e4 = '1');

O tambin
AND (e1, e2, s1); AND (e3, e4, s2); OR (s1, s2, sal);

Finalmente, podemos proporcionar la relacin entre unas seales y otras, es decir, indicar el flujo de seales:
sal = s1 OR s2; s1 = e1 AND e2; s2 = e3 AND e4;

El lenguaje de descripcin hardware VHDL permite estos tres modos de descripcin: comportamental (ecuacin lgica 1) estructural (ecuacin lgica 2) flujo de datos o RTL (ecuacin lgica 3)

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En el modelado comportamental lo importante es la funcin que relaciona la salida con la entrada. El lenguaje VHDL permite escribir funciones complejas Sin recurrir a su implantacin fsica con lo que se revela como una herramienta de gran rendimiento ya que proporciona una potencia de diseo muy atractiva a un coste muy bajo.

En el modelado estructural se especifican los bloques que componen un circuito y sus interconexiones. Cada bloque integrante debe contar con su Descripcin previa de manera que se construye una jerarqua de descripciones donde las inferiores sucesivamente. dan lugar a superiores ms complejas y as

En el modelado de flujo de datos o RTL (Register Transfer Logic) se declara la sucesin temporal con la que evolucionan las diferentes seales del modelo descrito.

Cada uno de los modos de descripcin lleva asociada una sintxis determinada que lo caracteriza. Podemos modelar un circuito con cualquiera de ellos.

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Entidad y arquitectura de un modelo. El circuito del ejemplo anterior puede ser visto como una caja negra que se relaciona con el exterior mediante un conjunto se seales, unas de entrada y otras de salida. En la figura siguiente se ha sealado el bloque mediante una linea punteada que encierra los componentes.

El bloque se conoce en VHDL como ENTIDAD y se declara en primer lugar. Una ENTIDAD indica las seales que entran al circuito y las que salen, es decir, declara la relacin del circuito con el mundo exterior.

A cada ENTIDAD le corresponde al menos una descripcin (comportamental, estructural o RTL) aunque puede tener mltiples que se especifica en su ARQUITECTURA. La sintaxis especfica se presenta ms adelante pero a continuacin vamos a ver un ejemplo de descripcin comportamental. Cada fichero fuente (modo texto) debe contener una declaracin de entidad y, al menos, una arquitectura. Si modelamos ms arquitecturas todas ellas pueden

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residir en el mismo fichero fuente. En el caso de utilizar como compiladorsimulador el V-System, esos ficheros deben tener extensin .VHD. 6.Hiptesis 6.1 Hiptesis General

Con el diseo de la simulacin de la semaforizacin digital para un cruce de vas se lograra mostrar el real funcionamiento del mismo pero en tiempo real 6.2 Hiptesis Especificas

El planteamiento de reblas influye en real funcionamiento de la semaforizacin, por ello es que este proceso debe ser bien realizada. En VHDL se podr observar el estado en tiempo real de la semaforizacin El anlisis de datos nos permitir observar la versatilidad de nuestra simulacin 7.Metodologa del Estudio 7.1 Tipo y Mtodo de Investigacin

Analtico e investigativo 7.2 Poblacin de Estudio

Ciudad de puno 7.3 Diseo Muestral: Cruce de vas Jr. Deustua con Jr. Tacna 7.4 Relacin Entre Variables VARIABLE DEPENDIENTE Flujo de trafico vehicular y peatonal VARIABLE INDEPENDIENTE

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Tiempo de cabio de direccin del trfico 8.Aspectos Administrativos 8.1 Cronograma de Acciones

Marzo

Etapa 1 Etapa 2 Etapa 3 Etapa 4 Etapa 5 Etapa 6 Etapa 7 Etapa 1: Investigacin bibliogrfica. Etapa 2: Marco terico Etapa 3: Manipulacin de los diferentes factores Etapa 4: Entrevistas Etapa 5: Anlisis de resultados. Etapa 6: Redaccin Etapa 7: Implementacin 9.Referencias Bibliogrficas

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Internet

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Junio

Mayo

Abril